(Електронски компоненти) 5V927PGGI8

Атрибути на производот

Документи и медиуми

Класификации за животна средина и извоз

Дополнителни ресурси

Детали за производот
24-БИТЕН ПРОЦЕСОР ЗА ДИГИТАЛЕН СИГНАЛ

Моторола DSP56307, член на семејството на програмабилни процесори за дигитален сигнал (DSP) DSP56300, поддржува апликации за безжична инфраструктура со општи операции за филтрирање.Копроцесорот за подобрување на филтерот на чип (EFCOP) ги обработува алгоритмите на филтерот паралелно со работата на јадрото, со што се зголемуваат севкупните перформанси и ефикасност на DSP.Како и другите членови на семејството, DSP56307 користи мотор со високи перформанси, со еден часовник-циклус по инструкција (код компатибилен со популарната фамилија на јадрото на Motorolas DSP56000), менувач на барел, 24-битно адресирање, кеш на инструкции и контролер за директен мемориски пристап, како на слика 1. DSP56307 нуди перформанси со 100 милиони инструкции (MIPS) во секунда користејќи внатрешен часовник од 100 MHz со јадро од 2,5 волти и независна влезна/излезна моќност од 3,3 волти.

Преглед
Користејќи ја архитектурата базирана на колона од втората генерација ASMBL (Advanced Silicon Modular Block), XC5VLX330T-3FFG1738I содржи пет различни платформи (под-фамилии), најголемиот избор што го нуди секое семејство FPGA.Секоја платформа содржи различен сооднос на функции за да одговори на потребите на широк спектар на напредни логички дизајни.Покрај најнапредната логичка ткаенина со високи перформанси, XC5VLX330T-3FFG1738I FPGA содржат многу блокови на хард-IP системски нивоа, вклучувајќи моќни блокови RAM/FIFO од 36 Kbit, втора генерација 25 x 18 DSP парчиња, Изберете IO технологија со вградена во дигитално контролирана импеданса, блокови за синхрони интерфејс извор-синхронизација на Chip Sync, функционалност на системскиот монитор,

КАРАКТЕРИСТИКИ
Јадро DSP56300 со високи перформанси
● 100 милиони инструкции во секунда (MIPS) со такт од 100 MHz на јадро од 2,5 V и 3,3 VI/O
l Код на објект компатибилен со јадрото DSP56000
● Високо паралелен сет на инструкции
● Податочна аритметичка логичка единица (ALU)
- Целосно поставен 24 x 24-битен паралелен мултипликатор-акумулатор
- 56-битен паралелен менувач на барел (брзо поместување и нормализација; генерирање и парсирање на бит-стрим)
- Условни инструкции за ALU
- 24-битна или 16-битна аритметичка поддршка под софтверска контрола
● Програмска контролна единица (PCU)
- Позиционирање независен код (PIC) поддршка
- Режими на адресирање оптимизирани за DSP апликации (вклучувајќи непосредни поместувања)
- Контролер за кеш на инструкции на чип
- Хардверски оџак што може да се прошири со меморија на чип
- Вгнездени хардверски DO јамки
- Брзи прекини за автоматско враќање
● Директен пристап до меморија (DMA)
- Шест DMA канали кои поддржуваат внатрешен и надворешен пристап
- Едно-, дво- и тродимензионални преноси (вклучувајќи кружно баферирање)
- Прекини за пренос на крајот на блокот
- Активирање од линии за прекин и сите периферни уреди
● Фаза-заклучена јамка (PLL)
- Овозможува промена на нискиот фактор на поделба на моќноста (DF) без губење на бравата
- Излезен часовник со елиминација на искривување
● Поддршка за отстранување грешки на хардверот
- Модул за емулација на чип (On CE).
- Тестна порта за пристап (TAP) за заедничка тест акција група (JTAG)
- Режимот за следење на адреса ги рефлектира внатрешните пристапи на програмата RAM на надворешната порта