Нов оригинален XC18V04VQG44C Интегрирани кола за ИЦ чип со програмабилна низа на портата FPGA поле

Атрибути на производот

Документи и медиуми

Класификации за животна средина и извоз

Дополнителни ресурси

Xilinx Memory – Конфигурациска програма за FPGA

Xilinx ја воведува серијата XC18V00 на програмабилни конфигурациски PROM-и во системот (слика 1).Уредите во оваа фамилија 3,3V вклучуваат 4-мегабитни, 2-мегабитни, 1-мегабитни и 512-килобитни PROM кои обезбедуваат лесен и економичен метод за репрограмирање и складирање на битстримови со конфигурација на Xilinx FPGA.

Кога FPGA е во режим на главен сериски режим, генерира конфигурациски часовник што го движи PROM-от.Кратко време за пристап откако ќе се овозможат CE и OE, податоците се достапни на пинот PROM DATA (D0) што е поврзан со пинот FPGA DIN.Новите податоци се достапни кратко време за пристап по секој зголемен раб на часовникот.FPGA генерира соодветен број на такт импулси за да ја заврши конфигурацијата.Кога FPGA е во Slave Serial режим, PROM и FPGA се тактираат со надворешен часовник.

Кога FPGA е во режим Master Select MAP, FPGA генерира конфигурациски часовник што го придвижува PROM-от.Кога FPGA е во режим Slave Parallel или Slave Select MAP, надворешен осцилатор го генерира конфигурацискиот часовник што ги придвижува PROM и FPGA.Откако ќе се овозможат CE и OE, податоците се достапни на пиновите DATA (D0-D7) на PROM.Новите податоци се достапни кратко време за пристап по секој зголемен раб на часовникот.Податоците се тактираат во FPGA на следниот растечки раб на CCLK.Во режимите Slave Parallel или Slave Select MAP може да се користи осцилатор што работи слободно.

Повеќе уреди може да се каскадираат со користење на излезот на CEO за да се придвижи влезот CE на следниот уред.Влезовите на часовникот и излезите на ПОДАТОЦИ на сите PROM во овој синџир се меѓусебно поврзани.Сите уреди се компатибилни и може да се каскадираат со другите членови на семејството или со еднократната програмабилна сериска ПРОМ фамилија XC17V00.